数据转换器抖动, 相位噪声和信噪比(SNR)之间的关系是什么？ 
时钟抖动因其在数据转换处理中会引起不确定性(噪声)而成为一个问题。时域抖动等效于频域中的相位噪声。相位噪声会将一部分时钟信号的功率从基频扩散到其它频率，由于采样可以等效为时域中的加或乘运算，也即等效于频域中的卷积，这点是很重要的，这样采样时钟的频谱就与输入信号的频谱进行卷积运算。而且由于抖动是时钟信号宽带噪声，所以在采样频谱上也表现为宽带噪声，采样频谱按采样率周期性重复，宽带噪声就会使模数转换器(ADC)的基底噪声特性恶化。文章源自公式库网-https://www.gongshiku.com/html/201910/shujuzhuanhuandoudongzaixianyijianjisuanshengchenggongjujisuanqilingfuxiangguanzhishi.html

1. 编码信号与模拟输入卷积，这样时钟频谱(左)就表示在模拟信号上。由于ADC是一个采样系统，采样时钟的宽带噪声也混淆在附加带中(右边)，这会使所有宽带噪声进入编码部分，并混入尼奎斯特带。
    什么等式可以用来分析抖动和相位噪声对转换器的影响？
   要计算相位噪声对SNR的影响，考虑一下时钟时延等效于给定频率下的相位延迟。从噪声功率的角度来说，这意味着以rms弧度表示的相位噪声σ2θ等于ω2clk时间σ2τ, 这里στ是以rms 秒表示的相位抖动，ωclk是以弧度/秒为单位的时钟频率，这样对于任何抖动误差，信号频率越高，相位误差就越大，相位噪声与SNR的关系可以如下等式定义：
   SHRCLK(dB)=-10logσ2θ
   假设这样一个简单情形：时钟抖动的带宽落入一个单独的尼奎斯特区中，并将量化噪声和热噪声排除在外。在单波载系统中，以抖动的时钟信号采集数据时信号的SNR可以表达为：
   SHRsig(dB)=1/(4π2σ2τf0)
   在多载波窄带系统中，参照其中一个载波( dBc)以分贝表示的SNR具有同样的形式，但用所有频率项之和代替了分母中f0项。由于它提高了量化噪声和热噪声水平，所以这是很重要的，在这些应用中，抖动可能对整个SNR贡献不大，量化噪声和热噪声占据主导地位。但在宽带系统中，假设数据平均值为零，两个频率fL和fH之间存在一平坦的均匀分布的频谱，SHR可以表达为：
   SHRsig=(1/σ2τ)×3/(f2H+fHfL+f2L)
    转换器工作在基带以上会怎么样？
   在那些信号频率占据更高频率尼奎斯特带的采样系统中，与基带系统相比，要求时钟信号具有更好的抖动特性，这是因为如果抖动足够大，抖动引起的噪声可能就会混入带内，在这样应用中，可由如下的等式确定由抖动引起的SNR上限：
   SNR(dB)=-20log(2πfanalogtrmsjitter)
   这里fanalog是输入频率， t是抖动。给定工作频率和要求的SNR后，可用下面等式确定对时钟抖动的要求：
   Tjitter=(10(-snr/20))/2πfanalog
   因此，如果抖动是转换器性能的唯一限制因素，采样70MHz的IF信号，SNR保持在75-dB，需要将最大时钟抖动限制在400 fs.的水平。
    同步数据转换器与同步其它数字应用器件有何不同？
   实际上，高速数据转换器所能允许的抖动或相位噪声水平要比超高速通讯系统要低。例如Sonet/SDH规范允许数微微秒数量级的时钟抖动。但是对于一个工作在100M 点/秒采样率、输入模拟信号频率在70~200MHz之间这样一个数据转换器而言，抖动就必须小于1ps。

ADC 时钟抖动计算器 — 12 位 ADC 采样 100MHz 信号，抖动不能超过 0.4 皮秒

时钟抖动（Clock Jitter）是高速 ADC 性能的隐形杀手。分辨率再高，时钟抖一抖，有效位数就掉下来了。这个计算器量化抖动对 SNR 和 ENOB 的影响，以及给定分辨率下允许的最大抖动。文章源自公式库网-https://www.gongshiku.com/html/201910/shujuzhuanhuandoudongzaixianyijianjisuanshengchenggongjujisuanqilingfuxiangguanzhishi.html

1. 抖动如何影响 SNR

ADC 靠时钟沿触发采样。时钟沿到来的时刻如果不准（抖动），采样到的电压就是"错误时刻"的电压——对于快速变化的信号，这个误差会很大。文章源自公式库网-https://www.gongshiku.com/html/201910/shujuzhuanhuandoudongzaixianyijianjisuanshengchenggongjujisuanqilingfuxiangguanzhishi.html

SNR_jitter = 20 × log₁₀( 1 / (2π × f_in × t_j) )   (dB)

核心含义：文章源自公式库网-https://www.gongshiku.com/html/201910/shujuzhuanhuandoudongzaixianyijianjisuanshengchenggongjujisuanqilingfuxiangguanzhishi.html

• 信号频率 f_in 越高，同样抖动带来的电压误差越大 → SNR 越差
• 抖动 t_j 越大，时钟越不准 → SNR 越差
• SNR 与 f_in 和 t_j 的乘积成反比（翻倍频率或翻倍抖动，SNR 掉约 6 dB）

算一个例子

f_in = 100 MHz，t_j = 1 ps = 10⁻¹² s：文章源自公式库网-https://www.gongshiku.com/html/201910/shujuzhuanhuandoudongzaixianyijianjisuanshengchenggongjujisuanqilingfuxiangguanzhishi.html

SNR = 20 × log₁₀(1 / (2π × 10⁸ × 10⁻¹²)) = 20 × log₁₀(1591.5) ≈ 64.0 dB文章源自公式库网-https://www.gongshiku.com/html/201910/shujuzhuanhuandoudongzaixianyijianjisuanshengchenggongjujisuanqilingfuxiangguanzhishi.html

对应的 ENOB = (64.0 − 1.76) / 6.02 ≈ 10.3 位——即使 ADC 本身是 16 位的，高于 100 MHz 时 1 ps 的抖动就把有效精度压到了 10 位出头。文章源自公式库网-https://www.gongshiku.com/html/201910/shujuzhuanhuandoudongzaixianyijianjisuanshengchenggongjujisuanqilingfuxiangguanzhishi.html

2. 给定分辨率，允许的最大抖动

反向思考：我要做一个 N 位的 ADC，采样频率 f_in，时钟抖动必须小于多少？文章源自公式库网-https://www.gongshiku.com/html/201910/shujuzhuanhuandoudongzaixianyijianjisuanshengchenggongjujisuanqilingfuxiangguanzhishi.html

t_j_max = 1 / (2π × f_in × 2^(N+1))   (秒)

这是保守准则（抖动引起的最大误差 < 1/2 LSB）。文章源自公式库网-https://www.gongshiku.com/html/201910/shujuzhuanhuandoudongzaixianyijianjisuanshengchenggongjujisuanqilingfuxiangguanzhishi.html

快速对照表

24 位 ADC 在 100 MHz 下要求的抖动小于 0.00005 ps，目前技术上无法实现——所以超高精度 ADC 的采样率都很低（几十 kHz 级别）。文章源自公式库网-https://www.gongshiku.com/html/201910/shujuzhuanhuandoudongzaixianyijianjisuanshengchenggongjujisuanqilingfuxiangguanzhishi.html

3. 如何降低抖动的影响

• 选低抖动的时钟源：TCXO（温补晶振）通常 < 1 ps，普通晶振可能 > 10 ps
• 降低采样频率：过采样 + 数字滤波可以降低对时钟的瞬时精度要求
• 改善 PCB 布局：时钟走线尽量短、远离数字噪声源，用差分布线
• PLL 环路滤波器优化：如果时钟通过 PLL 倍频，环路带宽设计影响最终抖动

计算器使用说明

已知抖动 → SNR & ENOB

输入抖动值（ns/ps/μs）和信号频率（Hz），即时显示抖动限制的 SNR 和对应的有效位数。快捷频率按钮可快速切换常见频率。

已知分辨率 → 允许最大抖动

输入 ADC 分辨率（位数）和信号频率，即时显示允许的最大孔径抖动，单位自适应（自动选择 ps/ns/μs）。

本公式仅计算抖动对 SNR 的影响。实际 SNR 还受量化噪声、热噪声、基准噪声等因素综合限制。